#systemverilog# 之 event region 和 timeslot 仿真调度（五）实战 |
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目录 一 问题代码 二 解决方法 2.1 调换代码顺序 2.2 #0 Delay 2.3 uvm class 执行移到re-avtive 2.4 搭建完备的UVM 验证平台 三 预期波形 经过之前文章的学习，想必大家对systemverilog 仿真调度的理解，应该八九不离十了。今天，我们结合实际中的例子，来实战一下，对之前的理解，做一个考核。 我们拿《UVM实战》中的2.2.1章节的例子，来讲解。 一 问题代码（1）RTL 的设计实现 文件：src/ch2/dut/dut.sv[2] 1 module dut(clk, 2 rst_n, 3 rxd, 4 rx_dv, 5 txd, 6 tx_en); 7 input clk; 8 input rst_n; 9 input[7:0] rxd; 10 input rx_dv; 11 output [7:0] txd; 12 output tx_en; 13 14 reg[7:0] txd; 15 reg tx_en; 16 17 always @(posedge clk) begin 18 if(!rst_n) begin 19 txd |
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